[1]刘一平,叶媲舟,凌朝东.FPGA的可靠时钟设计方案[J].华侨大学学报(自然科学版),2009,30(6):720-722.[doi:10.11830/ISSN.1000-5013.2009.06.0720]
　LIU Yi-ping,YE Pi-zhou,LING Chao-dong.Reliable Clock Design for FPGA[J].Journal of Huaqiao University(Natural Science),2009,30(6):720-722.[doi:10.11830/ISSN.1000-5013.2009.06.0720]
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FPGA的可靠时钟设计方案()
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《华侨大学学报（自然科学版）》[ISSN:1000-5013/CN:35-1079/N]

卷:
第30卷
期数:
2009年第6期
页码:
720-722
栏目:
出版日期:
2009-11-20

文章信息/Info

Title:
Reliable Clock Design for FPGA
文章编号:
1000-5013(2009)06-0720-03
作者:
刘一平; 叶媲舟; 凌朝东
华侨大学信息科学与工程学院; 厦门市专用集成电路系统重点实验室
Author(s):
LIU Yi-ping1; 2;  YE Pi-zhou1; 2;  LING Chao-dong1; 2
1.College of Information Science and Engineering, Huaqiao University, Quanzhou 362021, China; 2.Key Laboratory of ANSIC and System, Xiamen 361008, China
关键词:
现场可编程门阵列;  时钟设计;  同步设计;  建立时间;  保持时间
Keywords:
field programmable gate array;  clock design;  synchronous design;  setup time;  hold time
分类号:
TN791
DOI:
10.11830/ISSN.1000-5013.2009.06.0720
文献标志码:
A
摘要:
对于现场可编程门阵列(FPGA)常见的6种时钟设计,根据建立时间和保持时间的要求,按照同步设计原则,分别给出可靠的时钟设计方案.利用这些方案来设计FPGA的时钟,可以更容易完成FPGA的项目设计,使得FPGA系统更稳定、更可靠.
Abstract:
Six clock design measures for the field programmable gate array(FPGA) are described in this paper which preset a credible clock design according to the setup time,hold time and synchronous principle.We can make the FPGA design more convenient and make the FPGA system work more stably and credibly if we use these clock design measures.

参考文献/References:

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相似文献/References:

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备注/Memo

备注/Memo:
福建省自然科学基金资助项目(A0640005); 厦门市科技计划项目(3502Z20073037,3502Z20080010)
更新日期/Last Update: 2014-03-23